65奈米事件 聯電65奈米事件製程技術主要特點
聯電是65奈米事件製程技術的領導者,在2005年6月產出業界第一個客戶產品。聯電的65奈米事件製程技術支援高效能與低功率需求。尖端的65奈米事件製程已經通過驗證並且開始生產客戶產品,包括採用最先進的三重氧化閘極與11層金屬層的IC晶片。
65nm Brochure (pdf, 1,027kb)
65奈米事件製程技術主要特點
Integrated Flows for Logic, Mixed Mode, and RF
193nm Litho for All Critical Layers
Mobility Enhancement Techniques
Retrograde Twin Well (Deep N-Well Option)
Multiple Vt Options
Enhanced Nitrided Gate Oxide
40nm Min. Poly Length
NiSi Process
1P10M Cu/Low K (k = 2.9)
6T/8T e-SRAM Bit Cells;1T-RAM (URAMTM) Option (0.12um2)
e-Fuse Option
Wire Bond/ Flip Chip Options
65奈米事件系統單晶片解決方案
聯電的65奈米事件系統單晶片解決方案從選擇一個彈性的製程設計平台開始。針對特定應用產品的需求,客戶可以選擇最佳化的製程元件選項,例如標準效能(SP)、低漏電流(LL)或低功率(LP)電晶體。聯電65奈米事件標準效能製程的高效能表現,能幫助採用此項製程的設計公司,驅動廣泛的電子應用產品,包括消費性電子產品到繪圖晶片等。可供採用的技術元件包括混合信號/射頻金屬氧化半導體以及嵌入式記憶體,滿足進一步客製化製程的需求。
聯電是65奈米事件製程技術的領導者,在2005年6月產出業界第一個客戶產品。聯電的65奈米事件製程技術支援高效能與低功率需求。尖端的65奈米事件製程已經通過驗證並且開始生產客戶產品,包括採用最先進的三重氧化閘極與11層金屬層的IC晶片。
65nm Brochure (pdf, 1,027kb)
65奈米事件製程技術主要特點
Integrated Flows for Logic, Mixed Mode, and RF
193nm Litho for All Critical Layers
Mobility Enhancement Techniques
Retrograde Twin Well (Deep N-Well Option)
Multiple Vt Options
Enhanced Nitrided Gate Oxide
40nm Min. Poly Length
NiSi Process
1P10M Cu/Low K (k = 2.9)
6T/8T e-SRAM Bit Cells;1T-RAM (URAMTM) Option (0.12um2)
e-Fuse Option
Wire Bond/ Flip Chip Options
65奈米事件系統單晶片解決方案
聯電的65奈米事件系統單晶片解決方案從選擇一個彈性的製程設計平台開始。針對特定應用產品的需求,客戶可以選擇最佳化的製程元件選項,例如標準效能(SP)、低漏電流(LL)或低功率(LP)電晶體。聯電65奈米事件標準效能製程的高效能表現,能幫助採用此項製程的設計公司,驅動廣泛的電子應用產品,包括消費性電子產品到繪圖晶片等。可供採用的技術元件包括混合信號/射頻金屬氧化半導體以及嵌入式記憶體,滿足進一步客製化製程的需求。
Comments
Post a Comment